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Vivado从此开始(第2版)
丛   书   名: EDA精品智汇馆
作   译   者:高亚军 出 版 日 期:2024-04-01
出   版   社:电子工业出版社 维   护   人:蒋燕 
书   代   号:TN472300 I S B N:9787121472305

编辑推荐:

本书涵盖4大主题:设计流程、时序约束、设计分析、、Tcl脚本的使用,包括173个Tcl脚本,39个HDL代码,41个电子教学课件,406张图片,17个表格
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    内容简介

    本书涵盖了Vivado的四大主题:设计流程、时序约束、设计分析和Tcl脚本的使用,结合实例深入浅出地阐述了Vivado的使用方法,精心总结了Vivado在实际工程应用中的一些技巧和注意事项,既包含图形界面操作方式,也包含相应的Tcl命令。本书语言流畅,图文并茂。全书共包含405张图片、17个表格、172个Tcl脚本和39个HDL代码,同时,本书配有41个电子教学课件,为读者提供了直观而生动的资料。本书可供电子工程领域内的本科高年级学生和研究生学习参考,也可供FPGA工程师和自学者参考使用。

    图书详情

    ISBN:9787121472305
    开 本:16(185*260)
    页 数:264
    字 数:423

    本书目录

    第1章  FPGA技术分析	1
    1.1  FPGA内部结构分析	1
    1.1.1  Xilinx 7系列FPGA内部结构分析	1
    1.1.2  Xilinx UltraScale系列FPGA内部结构分析	18
    1.2  FPGA设计流程分析	22
    1.3  Vivado概述	25
    1.3.1  Vivado下的FPGA设计流程	25
    1.3.2  Vivado的两种工作模式	26
    1.3.3  Vivado的5个特征	30
    参考文献	31
    第2章  设计综合	32
    2.1  常用综合选项的设置	32
    2.1.1  -flatten_hierarchy对综合结果的影响	32
    2.1.2  -fsm_extraction对状态机编码方式的影响	35
    2.1.3  -keep_equivalent_registers的含义	36
    2.1.4  -resource_sharing对算术运算的影响	38
    2.1.5  -control_set_opt_threshold对触发器控制集的影响	38
    2.1.6  -no_lc对查找表资源的影响	40
    2.1.7  -shreg_min_size对移位寄存器的影响	41
    2.2  合理使用综合属性	43
    2.2.1  async_reg在异步跨时钟域场合的应用	43
    2.2.2  max_fanout对高扇出信号的影响	44
    2.2.3  ram_style和rom_style对存储性能的影响	46
    2.2.4  use_dsp48在实现加法运算时的作用	48
    2.3  out-of-context(OOC)综合模式	50
    2.3.1  Project模式下使用OOC	50
    2.3.2  Non-Project模式下使用OOC	54
    2.4  综合后的设计分析	54
    2.4.1  时钟网络分析	54
    2.4.2  跨时钟域路径分析	56
    2.4.3  时序分析	60
    2.4.4  资源利用率分析	72
    2.4.5  扇出分析	73
    2.4.6  触发器控制集分析	75
    参考文献	75
    第3章  设计实现	76
    3.1  理解实现策略	76
    3.1.1  Project模式下应用实现策略	76
    3.1.2  Non-Project模式下应用实现策略	80
    3.2  理解物理优化	81
    3.3  增量实现	82
    3.3.1  Project模式下应用增量实现	82
    3.3.2  Non-Project模式下应用增量实现	87
    3.4  实现后的设计分析	88
    3.4.1  资源利用率分析	88
    3.4.2  时序分析	88
    3.5  生成配置文件	90
    3.6  下载配置文件	93
    参考文献	99
    第4章  设计验证	100
    4.1  行为级仿真	100
    4.1.1  基于Vivado Simulator的行为级仿真	100
    4.1.2  基于ModelSim/QuestaSim的行为级仿真	111
    4.2  实现后的时序仿真	115
    4.3  使用VLA(Vivado Logic Analyzer)	117
    4.3.1  使用ILA(Integrated Logic Analyzer)	117
    4.3.2  使用VIO(Virtual Input/Output)	126
    4.3.3  VLA中的数据分析	128
    4.4  使用add_probe	133
    参考文献	134
    第5章  IP的管理	135
    5.1  定制IP	135
    5.1.1  在Vivado工程中定制IP	135
    5.1.2  在Manage IP中定制IP	139
    5.2  IP的两种生成文件形式:xci和xcix	144
    5.3  对IP的几个重要操作	148
    5.3.1  IP的综合	148
    5.3.2  IP的仿真	150
    5.3.3  IP的更新	151
    5.3.4  IP输出文件的编辑	155
    5.4  IP的属性与状态	156
    5.5  IP的约束	159
    5.6  封装IP	164
    5.6.1  通过Vivado工程封装用户代码	164
    5.6.2  通过指定目录封装用户代码	177
    参考文献	178
    第6章  约束的管理	179
    6.1  基本时序理论	179
    6.2  两类基本约束	180
    6.2.1  时钟周期约束	180
    6.2.2  引脚分配	201
    6.3  两种时序例外	210
    6.3.1  多周期路径约束	210
    6.3.2  伪路径约束	214
    6.4  从UCF到XDC	217
    6.4.1  UCF与XDC的基本对应关系	217
    6.4.2  理解层次标识符在UCF和XDC中的区别	219
    6.5  时序约束编辑辅助工具	220
    6.5.1  时序约束编辑器	220
    6.5.2  时序约束向导	223
    6.6  关于约束文件	224
    参考文献	226
    第7章  Tcl在Vivado中的应用	227
    7.1  Vivado对Tcl的支持	227
    7.2  Vivado中Tcl命令的对象及属性	232
    7.2.1  文件对象及属性	232
    7.2.2  网表对象及属性	234
    7.3  Tcl命令与网表视图的交互使用	241
    7.4  典型应用	242
    7.4.1  流程管理	242
    7.4.2  定制报告	246
    7.4.3  网表编辑	249
    7.5  其他应用	253
    参考文献	256
    展开

    前     言

    2012年,Xilinx推出了新一代开发工具Vivado,旨在应对芯片规模的显著提升和设计复杂度的大幅增加,助力下一代全可编程FPGA和SoC的设计与开发。换言之,从 Xilinx基于28nm工艺的7系列FPGA开始,Vivado成为了FPGA工程师不可或缺的利器。同时,Vivado并非孤立的,围绕Vivado,Xilinx推出了高层次综合工具Vivado HLS(从2020.2版本开始,Vivado HLS被Vitis HLS取代),这样算法开发可以根据场合需求,借助基于模型的System Generator或基于C/C++的Vivado HLS来完成。
    Vivado并非ISE(Xilinx前一代开发工具)的延续,而是一个全新的工具。与ISE相比,Vivado有太多显著的变化。例如,Vivado引入了以IP为核心的设计理念,无论是用户的HDL代码还是System Generator工程或Vivado HLS工程都可以封装为IP,从而增强了设计的可复用性和可维护性;Vivado融入了Tcl(Tool command language),在支持传统Tcl脚本的基础上,还提供了大量的辅助命令,进一步提升了Vivado的功能;Vivado采用了XDC(Xilinx Design Constraints)作为约束的描述,与UCF(User Constraints File)相比更易用;Vivado贯穿了UltraFast设计方法学,引导用户尽可能地在设计初期发现潜在问题,从而大幅减少设计迭代周期。
    为了推广Vivado,Xilinx发布了大量的用户指南、在线视频教程等,由于均为英文版本,因此不便于初学者学习、掌握。本书从读者的角度出发,围绕Vivado的这些显著特色,力求尽可能快地帮助读者掌握Vivado的精髓。全书共7章:第 1 章介绍了Xilinx 7系列和Xilinx UltraScale系列FPGA的结构,旨在帮助读者建立硬件语言与FPGA内部逻辑单元的对应关系;第2章至第4章从设计综合、设计实现和设计验证三个层面,结合实例介绍了Vivado的使用方法;第5章从工程应用角度阐述了Vivado以IP为核心的设计理念;第6章介绍了如何利用XDC描述约束,包括时序约束和物理约束;第7章列举了Tcl在Vivado中的一些应用案例。此外,作者还精心总结了一些设计技巧和注意事项,加速读者对Vivado的理解。
    本书所用版本为Vivado 2023.1,绝大部分案例为Vivado自带的例子工程,在书中都有明确说明,其他案例都以HDL代码形式给出。本书所阐述的内容对于Vivado的其他版本也是适用的,只是操作界面可能会有一些变化。
    本书配有41个电子教学课件,为读者提供了直观而生动的资料。读者可登录华信教育资源网直接下载。
    本书适用于电子工程领域内的本科高年级学生和研究生,以及 FPGA 工程师和自学者。如果您在阅读过程中发现任何错误或有任何建议,请发送邮件至zhangn@phei.com.cn。
    
    编  者
    2023年10月
    
    展开

    作者简介

    高亚军,Xilinx 资深战略应用工程师。多年来使用Xilinx FPGA 实现数字处理算法,精通Xilinx FPGA 器件架构,对开发工具Vivado/Vitis HLS/System Generator 的实战经验深厚。
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